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2026年7月25日 星期六

台積電神曲!用 AI 創作《護國神山》

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你看到的是一顆晶片 我看到的是一場文明的遠征 從最粗糙的砂 一路走到奈米世界的神準刀鋒 這不是生產 這是人類把秩序刻進混沌的過程 故事從一粒砂開始,被烈火點亮 高純度的矽,在坩堝裡熬成信仰 拉晶那一刻像把混亂慢慢拉長 一根單晶柱直衝天際,像科技的脊梁 接著切片、倒角、研磨、拋光登場 每片晶圓平得像深夜沒風的湖光 表面不能傷,缺陷不能藏 因為再小的偏差,後面都可能滿盤輸光 先氧化成牆,再把薄膜一層層鋪上 像在虛無裡替未來蓋出第一道城牆 這不是原料堆放,這是秩序在生長 把看不見的世界,雕成可運轉的形狀 無塵室像聖堂,連空氣都被馴養 不是求快,是把穩定做到近乎瘋狂 沒有人大吼,只有精度在發燙 每一奈米的後面,都有人把靈魂押上 白光下面沒有神話,只有一再校準的日常 真正的巔峰,不靠喧鬧,只靠每次都一樣 把偶然趕出現場,把紀律變成鋼 讓世界最小的尺度,也能承載最大的想像 從砂到神作,從光到脈搏 在看不見的深處裡,雕出時代輪廓 一刀都不能錯,一步都不能拖 把萬億次運算,先種進沉默 從圓到方格,從線到星河 一片晶圓背後,是無數日夜雕琢 你說這只是晶片,不,聽清楚了 這是工匠精神,把未來親手做活 重頭戲來了,微影像魔法上桌 光不是拿來照亮,是拿來切割山河 光阻先上,像給命運蓋上底色 對準、曝光、顯影,讓圖騰浮出輪廓 極紫外光一閃,整個世界都變窄 把宏大的電路,壓進奈米級舞台 兩千多道工序,最後還得七成站立 每一步的失誤,都得鎖進萬分之二禁區裡 沉積、蝕刻、離子佈植,一層層堆起奇蹟 CMP磨平高低,像把狂浪壓成平地 不是誰都敢,把極限當作日曆 台積電把工匠精神,刻進每一道工藝 晶體管開始列隊,密得像夜空繁星 金屬線彼此交會,像城市神經甦醒 電子奔跑其間,速度快到沒有聲音 而每一次通電,背後都是多少人守住精準命運 你手上的手機,只看見螢幕發亮 你問的每一句AI,只看見答案登場 但沒看到那條路,有多少人咬牙硬扛 把偏差壓到極小,把良率扛到極強 這不是運氣,這是千萬次驗證過的倔強 不是一次漂亮,是每一次都不能失常 真正厲害的,不是說自己有多鋒芒 是把最難的事,做到像呼吸一樣平常 前段完成之後,後段接力上場 量測、檢測像審判,把瑕疵一一曝光 該留下的留下,該退場的退場 能走到最後的,才扛得起世界重量 切割成晶粒,像從大地取出心臟 封裝不是包好而已,是讓力量重新組裝 散熱、傳輸、堆疊,每一步都要像樣 讓一顆晶片真的能進戰場,不只是好看發光 最後它進伺服器、進雲端、進車廂 進工廠、進醫療、進你我每天的日常 也許你只看到產品上市、跑分飛揚 但真正讓人敬佩的,是背後那群無名工匠 他們不把偉大掛嘴上,只把細節做到最強 把一微米再砍成千分,把誤差逼到退讓 從一粒砂走到世界中央,不靠幻想 靠的是把每一次重複,都做到無可取代的漂亮 從砂到神作,從光到脈搏 在奈米的深處裡,鍛造時代輪廓 每一步都比傳說,更沉默也更執著 把未來的引擎,先藏進沉默 從圓到宇宙,從微小到磅礴 一片晶圓背後,是整個文明在雕琢 你問誰值得敬佩,答案早就寫活 是那些把一生,磨進一顆晶片裡的人啊 當全世界都在驚嘆科技衝得多快 別忘了有人先把慢,做到極致的愛 在最小的尺度,做最大的安排 所以台積電讓人敬佩,不只是厲害 而是把每一個細節,都做到無可取代

2026年7月19日 星期日

AI 需求旺!台積電 Q3 毛利率預告下滑,短期的蹲低,是為了在 2030 年前的 AI 黃金期跳得更高

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AI 需求旺!台積電 Q3 毛利率預告下滑,短期的蹲低,是為了在 2030 年前的 AI 黃金期跳得更高

台積電(TSMC)最新法說會剛交出 EPS 27.25 元、毛利率 67.7\% 的歷史級亮眼成績單,主引擎 HPC 更暴增 20\%。然而,財務長卻預告第三季毛利率將會承壓。在 AI 需求一路看旺到 2030 年的狂熱市況下,下步棋究竟是什麼?

從軟體架構的角度來看,台積電這不是獲利衰退,而是在進行一場大版本的「技術重構(Refactoring)與架構擴展」。

核心原因就在於 2 奈米(N2)先進製程的商業化爬坡。新製程上線初期,就像新系統剛上線進行壓力測試,必須先投入高昂的設備與材料折舊成本,且良率(Yield Rate)還在優化階段,這導致庫存天數從 80 天拉長到 87 天。雖然這會短期稀釋毛利率,但這筆「技術債」是為了築起更恐怖的長線護城河。一旦 2 奈米順利放量,台積電將徹底鎖定未來幾年 AI、HPC 與旗艦晶片的絕對定價權。短期的蹲低,是為了在 2030 年前的 AI 黃金期跳得更高。

AI booms! TSMC's Q3 margin dip is a brief pullback to leap higher by 2030.


TSMC just delivered a historic Q2 earnings report, crushing expectations with an EPS of NT$27.25, a 67.7\% gross margin, and a stellar 20\% growth in its HPC segment. However, management surprised the market by guiding for short-term gross margin pressure in Q3. With AI demand projected to boom through 2030, what is the silicon giant's hidden playbook?

From a software architecture perspective, this is not a sign of financial regression, but rather a massive "tech refactoring and infrastructural scaling" phase.

The core driver behind this temporary dip is the commercial ramp-up of the next-generation 2nm (N2) node. Launching a new node is akin to stress-testing a critical system upgrade; it demands heavy upfront capital expenditure and raw material costs, while yield rates are still being optimized. This has pushed inventory days up from 80 to 87 days. While this operational friction temporarily dilutes gross margins, it is a strategic investment to pay off "technical debt" and build an even more formidable long-term moat. Once 2nm production stabilizes and scales, TSMC will lock in absolute pricing power over future AI, HPC, and flagship smartphone silicon. This short-term dip is simply the giant bending its knees to jump higher into the 2030 AI golden decade.

2026年7月12日 星期日

台股全面喊漲!這波晶片漲價潮,誰是真贏家、誰被毛利反噬?

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台股全面喊漲!這波晶片漲價潮,誰是真贏家、誰被毛利反噬?

2026年下半年的台股主旋律,無疑是由晶圓代工、被動元件到晶片材料掀起的「全面漲價潮」。從軟體架構的角度來看,這就像是上游雲端 API 強制漲價,下游 App 開發商迎來一場殘酷的生存 Debug。

在這場定價權的賽局中,上市櫃企業被劃分為兩大陣營:

成本轉嫁贏家(擁有護城河): 以台積電(TSMC)為首的先進製程,以及吃到 AI 規格升級、市佔率極高的被動元件與 CCL(銅箔基板)大廠。因為市場對高階 AI 算力與光模組的需求是「剛性需求」,他們能輕易將成本轉嫁給客戶,毛利率反而逆勢擴張。

毛利反噬輸家(替代性高): 缺乏產品差異化的中下游 IC 設計廠,或技術門檻較低的傳統電子元件廠。面對上游代工與材料的雙重夾擊,他們既不敢向終端品牌漲價,又必須吞下高昂成本,獲利結構將面臨斷崖式惡化。

投資人此時盲目追高很容易踩雷。看清誰能在這波漲價潮中轉嫁成本,才能像架構師一樣,精準挑選出系統中韌性最強的核心資產。

Taiwan Stocks Surge! The Chip Price Hike: Who Wins Big, and Who Suffers Margin Erosion?

The dominant theme for Taiwan stocks in the second half of 2026 is undoubtedly the "sweeping price hike" cascading from semiconductor foundries and passive components down to raw materials. From a software architecture perspective, this mimics a scenario where upstream cloud APIs hike their fees, forcing downstream App developers into a brutal operational debug.

In this battle for pricing power, listed companies are split into two distinct factions:

Pricing Power Winners (The Moat Holders): Led by TSMC’s advanced nodes, alongside top-tier passive component and CCL (Copper Clad Laminate) giants integrated into AI hardware upgrades. Because global demand for premium AI computing and optical modules is perfectly inelastic, these players can easily pass on costs, driving their gross margins even higher.

Margin Erosion Losers (The High-Substitutability Group): Mid-to-downstream IC design houses with commoditized products or legacy electronic component suppliers. Trapped between rising foundry rates and surging material costs, they lack the leverage to hike prices for end-user brands, leaving them to absorb the inflation and face a steep collapse in profitability.

Chasing the rally blindly now poses immense risks for retail investors. Identifying who can successfully pass on costs is the only way to pick the most resilient core assets in the ecosystem, much like a seasoned systems architect.

2026年7月10日 星期五

為什麼馬斯克的火星夢,需要「非同步電路設計」來續航?

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為什麼馬斯克的火星夢,需要「非同步電路設計」來續航?

馬斯克(Elon Musk)的 SpaceX 火星計劃是人類史上最瘋狂的分布式系統工程。但在外太空極端輻射與超長效能需求的考驗下,傳統晶片架構正面臨物理極限。這時,晶片設計中冷門卻強大的「非同步電路設計(Asynchronous Circuit Design)」成了關鍵解方。

傳統晶片就像一隊跟著時脈訊號(Global Clock)齊步走的士兵,每次開關都在同步耗電。非同步電路則移除了這個中央時脈,改採「握手協定(Handshaking)」——有資料才運算,沒工作就完全靜止。這帶來了兩大火星級優勢:第一,極致省電,這對靠太陽能維生的火星探測設備是救命稻草;第二,高容錯與抗輻射。太空中高能粒子引發的瞬時干擾(Soft Errors)常會讓同步時脈訊號偏移、導致系統崩潰;非同步電路沒有統一時脈,對延遲和電壓波動極具彈性,能自動優雅降級(Graceful Degradation)而不死機。

從第一原理(First Principles)來看,要在火星生存,系統必須擺脫對中央集權(時脈)的依賴。非同步電路的去中心化架構,或許正是火箭晶片能在星際輻射中活下來的終極底層。


Why Elon Musk’s Mars Mission Needs Asynchronous Circuit Design

Elon Musk’s SpaceX Mars initiative is the most audacious distributed systems engineering project in human history. However, under the scrutiny of cosmic radiation and extreme power constraints, traditional chip architectures are hitting a physical wall. This is where a niche yet powerful hardware philosophy comes in: Asynchronous Circuit Design.

Traditional chips operate like a regiment of soldiers marching to a global clock signal, consuming power uniformly at every tick. Asynchronous circuits, by contrast, eliminate this central clock, relying instead on a localized "handshaking protocol"—computing only when data is present and remaining perfectly dormant otherwise. This paradigm shifts brings two Martian-scale advantages. First, extreme power efficiency, which is a lifeline for solar-dependent Mars exploration hardware. Second, high fault tolerance and radiation hardness. In deep space, high-energy particles cause soft errors that easily disrupt global clock lines, crashing synchronous systems. Asynchronous designs, being clockless, are inherently resilient to timing and voltage fluctuations, allowing the system to gracefully degrade rather than catastrophic failure.

From a First Principles perspective, surviving on Mars requires computing infrastructures to break free from centralized dependency. The decentralized architecture of clockless silicon may well be the ultimate foundational layer for rockets to survive interstellar radiation.

三皇之戰:TSMC、Intel、Samsung 誰才是 2 奈米世代的真贏家?

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三皇之戰:TSMC、Intel、Samsung 誰才是 2 奈米世代的真贏家?

在當前由高效能運算(HPC)與 AI 晶片主導的賽局中,台積電、Intel、與三星的三方爭霸戰已經進入白熱化。這場晶圓代工大戰的勝負關鍵,不能只看行銷名稱,而是要從「製程穩定度」與「架構重構」的底層邏輯來解析。

從目前的技術推進來看,三巨頭正採取截然不同的戰略方向:

台積電(TSMC):極致的漸進式 Debug。 台積電在 N3(3奈米)世代大獲全勝後,進入 N2(2奈米)世代才正式導入全環繞柵極(GAA)架構,並將背面供電技術(BSPDN)保留給之後的 A16 製程。這種「先求穩、再求快」的發布節奏,讓台積電在 2 奈米量產初期就交出高達 80% - 90% 的極致良率,持續贏得 Apple 與 NVIDIA 等核心客戶的信任。


三星(Samsung):激進的先行者豪賭。 三星早在 3 奈米就搶先押寶 GAA 技術,試圖建立先行者優勢(First-mover Advantage),並計劃在 2027 年的 SF2Z 製程導入背面供電。然而,跨世代技術的併發(Concurrency)導致其製程複雜度大增,目前的 SF2 良率仍落後於台積電。


Intel:重構架構的背水一戰。 Intel 的 18A 為了扭轉劣勢,採取最激進的策略:同時應用 GAA(RibbonFET)與背面供電(PowerVia)。雖然這種「全整合」的藍圖成功吸引了部分客製化晶片訂單,但對代工廠而言,同時除錯兩項革命性硬體技術,折舊與產線爬坡的系統風險極高。

結論而言,製程戰爭的終點不是誰先發布漂亮的架構藍圖,而是誰能將產線良率優化到最高、成本控制到最低。在這場 2 奈米賽局中,台積電憑藉穩健的底層架構與純代工的生態系,依然穩坐這場全球晶片戰爭的最強主導者。

The Clash of Giants: TSMC, Intel, and Samsung—Who Wins the 2nm Era?

In the current era dominated by High-Performance Computing (HPC) and AI silicon, the sub-2nm foundry war among TSMC, Intel, and Samsung has reached a fever pitch. To decode the eventual winner, we must look beyond marketing nomenclatures and analyze the core engineering trade-offs between yield stability and radical architectural refactoring.

As the industry advances, the three giants are executing fundamentally divergent strategies:

TSMC: The Ultimate Iterative Debugging. Following its sweeping victory in the N3 generation, TSMC has adopted a calculated cadence for N2, introducing Gate-All-Around (GAA) nanosheets first, while delaying Back-Side Power Delivery Network (BSPDN) to the subsequent A16 node. This "stability-first" methodology has allowed TSMC to secure exceptional early 2nm yield rates estimated at $80\% - 90\%$, maintaining unshakeable trust among top-tier clients like Apple and NVIDIA.


Samsung: The Audacious First-Mover Gamble. Samsung boldly bet on GAA architecture early during its 3nm node and plans to deploy BSPDN on its enhanced SF2Z process. However, the high concurrency of manufacturing innovations significantly raised system complexity, leaving its SF2 yields trailing behind TSMC's execution curve.


Intel: A High-Stakes Architectural Refactor. Desperate to reclaim its crown, Intel's 18A node takes the most radical approach by simultaneously deploying both RibbonFET (GAA) and PowerVia (BSPDN). While this "all-in-one" blueprint has captured initial custom silicon pipelines, debugging two revolutionary hardware layers at once introduces massive capex depreciation and operational scaling risks.

Ultimately, the semiconductor race is not won by the most elegant marketing slideshow, but by the highest yield rate and the lowest total cost of ownership on the fab floor. In the 2nm landscape, TSMC's robust engineering discipline and trusted pure-play model continue to anchor it as the most irreplaceable foundational layer of the global tech ecosystem.

2026年7月6日 星期一

為什麼半導體機台不用無線網路?

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為什麼半導體機台不用無線網路?

在追求最新科技的半導體晶圓廠(Fab)裡,生產線上的千億級機台卻幾乎一律使用傳統的實體網路線(Ethernet)。這看似復古的選擇,背後是軟體與通訊架構對「極致可靠度」的硬核要求。

核心原因可以總結為三個關鍵字:高併發(Concurrency)、低延遲(Latency)與抗干擾(Interference)。

半導體製程是極致的實體 Debug,機台每秒會產生海量的感測器數據、派工指令與即時的控制訊號。無線網路(如 Wi-Fi 或 5G)本質上是共享介質,容易受到 Fab 內複雜的晶圓傳送軌道(OHT)、金屬屏蔽與電磁波的反射干擾,進而引發封包遺失(Packet Loss)。在微秒(\mu s)必爭的生產線上,一次僅幾毫秒的網路瞬斷,就可能導致晶圓定位偏移、甚至是整批晶圓報廢。此外,實體線路的「資訊安全」屏障也是無線網路無法比擬的。

對工程師而言,架構的漂亮比不上維運的穩定。實體網路線雖然笨重,但它所帶來的零干擾、決定性(Deterministic)延遲與絕對的資安控制,才是支撐晶圓廠 24 小時高可靠度運作的最強大底層。

Why Don't Semiconductor Tools Use Wireless Networks?

Inside state-of-the-art semiconductor wafer fabs, multi-billion dollar tools still rely almost exclusively on traditional wired Ethernet cables. This seemingly outdated choice is driven by a hardcore architectural requirement for ultimate reliability.

The core reasons boil down to three key metrics: high concurrency, ultra-low latency, and interference immunity.

Semiconductor manufacturing is essentially the ultimate form of physical debugging. Tools generate massive streams of sensor data, dispatching commands, and real-time control signals every second. Wireless networks (like Wi-Fi or 5G) are inherently shared media. They are highly vulnerable to packet loss caused by electromagnetic interference from overhead hoist transport (OHT) systems, metal shielding, and signal reflections inside the fab. On a production line where microseconds (\mu s) matter, a network drop of just a few milliseconds can cause wafer misalignment or even scrap an entire batch. Furthermore, the air-gapped security provided by physical cabling is something wireless networks simply cannot match.

For engineers, a system's elegance always takes a backseat to operational stability. Wired networks might feel clunky, but their zero-interference nature, deterministic latency, and absolute security control remain the most robust infrastructure supporting 24/7 high-reliability fab operations.

2026年7月5日 星期日

TSMC vs. Terafab



TSMC vs. Terafab
馬斯克(Elon Musk)聯手 Intel 打造的 Terafab 計劃,無疑是半導體產業近年最狂妄的巨賭。從軟體工程的「第一原理」來看,Terafab 追求的是極致的垂直整合,試圖將晶片設計、製造、先進封裝到系統維運全部收攏在「同一個屋簷下」,徹底砍掉供應鏈之間的溝通摩擦與利潤抽成。

然而,台積電(TSMC)的護城河不單是設備,而是硬體層面的極致 Debug 能力。先進製程的良率(Yield Rate)是靠數萬名頂尖工程師,在產線上日以繼夜累積的製程參數(Recipe)與微調經驗堆疊出來的。這就像一套經過數十年高併發流量驗證、毫無死角的底層微服務架構,絕非靠千億美元與幾顆明星晶片就能在一夕之間重構的。Terafab 雖然展示了未來智慧製造的終極架構,但台積電靠著純代工的信任資產與極致良率,依然是這場全球晶片賽局中最難被重構的核心底層。

TSMC vs. Terafab
Elon Musk’s Terafab initiative, partnered with Intel, is undoubtedly the most audacious gamble the semiconductor industry has seen in recent years. From the perspective of software engineering's "First Principles," Terafab pursues ultimate vertical integration, attempting to bring chip design, fabrication, advanced packaging, and system operations all "under one roof" to completely eliminate supply chain friction and margin stacking.

However, TSMC’s moat is not just about equipment; it is about the ultimate debugging capability at the hardware layer. Advanced node yield rate is forged by tens of thousands of top engineers over decades of day-and-night optimization of manufacturing parameters (recipes) on the fab floor. It is akin to a bulletproof, low-level microservices architecture battle-tested under massive concurrent traffic—something that cannot be refactored overnight simply by throwing hundreds of billions of dollars or a few high-profile chips at it. While Terafab envisions the ultimate blueprint for next-generation smart manufacturing, TSMC, backed by its trusted pure-play foundry model and peerless yield infrastructure, remains the most irreplaceable core layer in the global chip ecosystem.

2022年6月18日 星期六

SRE, DevOps, K8S, MicroServices, MERN, MongoDB, Domain-Driven Design (DDD)

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1. SRE = Site Reliability Engineering = 網站可靠性工程師 (from Google) 
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2. DevOps = Dev + Ops
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SRE is a DevOps.
DevOps is NOT a SRE.
DevOps 並不是一個 "工作職稱",SRE 才是。
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3. K8S = Kubernetes 是一個可以幫助我們管理微服務(microservices)的系統,他可以自動化地部署及管理多台機器上的多個容器(Container)。
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4. MicroServices (微服務) : 是一種開發軟體的方法, 有別於 單體式架構(monolithic)。
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5. MERN = MongoDB, Express.js, React and Node.js
用於開發動態網站和網路應用的 JavaScript 套件組合。它是自由及開放原始碼軟體。
MERN Stack 包含 前端 及 後端. 所以我們又稱 全端。
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6. MongoDB :
是一種文件導向的資料庫管理系統,用C++等語言撰寫而成,以解決應用程式開發社群中的大量現實問題。MongoDB 由 MongoDB Inc. 於2007年10月開發,2009年2月首度推出,現以伺服器端公共授權(SSPL)分發。
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7. Domain-Driven Design 領域驅動設計(DDD) :
is an approach to software development that centers the development on programming a domain model that has a rich understanding of the processes and rules of a domain. The name comes from a 2003 book by Eric Evans that describes the approach through a catalog of patterns.

Domain-Driven Design 領域驅動設計(DDD) 是一種基於領域知識來解決複雜商業問題的軟體開發方法論。
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// 2022.06.18(六) AaA

2009年8月31日 星期一

[EE_CSIE] 終於完成碩士學位了 ~

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時間過得真快, 還記得那年夏天 ... 
 2005 (94'_2)年開始到交大先修「嵌入式系統設計」,   
2006年, 都快要考試了, 才想到要買簡章 ... (棍)   
2007年, 記取前一年的教訓, 終於記得要買簡章, 去報名 ... 一不小心, 就給他直接錄取5 ... 哈!哈!哈! 
記得那時還請大家吃竹北的「東京都日式料理百匯」, 
大家吃的好開心, 我的皮夾卻在淌血, 我想大家也忘ㄌ這件事 ... XD 
也沒機會再請大家吃那間了, 因為它倒了 ... =.=!   

後來, 入學後, 就想說, 要修一些硬一點的課, 
這樣才不會白白繳那麼貴的束脩 ... 
事實證明 ... 嗯, 這是一個愚蠢ㄉ行為 ... 
不過我還是做了 ... >///< 
看這篇 http://amzshar.blogspot.com/2009/02/eecsie.html 就知道 ... 
小朋友不要學喔, 哥哥有練過 ...   

拼了個死活, 在碩二終於把課給修完, 然後開始寫論文 ... 
寫論文對我來說, 就好像魔獸世界的 史詩任務 一樣 ... 
因為前面ㄉ小任務, 頂多都只能拿到 綠裝藍裝 ... 
但完成這一項任務卻不一樣,它可以掉出 紫色的 ... 嗯 ... 一張紙 ...   

於是乎, 今年的上半年, 幾乎也沒什麼特別好寫的 ... 
因為不就是 看論文 畫電路 寫論文 看論文 畫電路 寫論文 看論文 畫電路 寫論文 ... 
然後就是 改電路 改論文 改報告 改電路 改論文 改報告 改電路 改論文 改報告 ... 
一整個, 就像是 Recursive 的 process ... 

簡單的說:就是「每日任務」... 這樣大家就明白了 ...   
well, 最後幾關的任務, 倒是蠻刺激的, 像是 7/30 的口試 ... 
(口試之前, 還要先去找教授給他電一電 ... 會掉一個 6秒無敵的捲軸, 限口試的時候使用 ... 哈!)

 教授審核、學長審核、專班助理審核、圖書館審核 ... etc. 

重要的是教授的同意書 ...   

今天終於通過各方驗證 , 到助理那邊接任務, 
這時候, 助理的頭上不再是藍色的驚嘆號!
而是金黃色的! 
助理會給你一張 論文審定書, 並交代你要蒐集的物品才能完成任務 ...   

11點多, 跑到工三館4F印論文(嘿嘿,很多人不知道吧...), 
結果沒有裝訂機, 
小妹妹說, 要我去另一邊才能裝訂, 不然就要等明天 ... XD   

抱著印好的論文, 衝到管二館 5F 跟小姐說要裝訂 ... 
快! ... (這還是我平生第一次到管理二館) 
那小姐說:你剛從 "那邊" 過來 ... ? 我說:對 那小姐說:那邊那個是我妹妹 ... 
我說:... (我什麼都沒說, 我傻了 ... 我不知道要接什麼... ) 
後來那小姐就帶我到 4F 的一間小房間 ...   嗯 ... 因為裝訂機在 4F 小房間 ...   

* * * * * * * * *   
裝訂好之後, 再跑回工四3F, (這時候要是有鳥可以坐該多好...) 
把三本論文、一張光碟 繳給 助理 回任務,  

 助理說:恭喜你, 再給你一張單子 ... 
離校流程單 ... 然後就是去 生輔組、教官室、... etc. 
都是到定點 蓋章 就完成任務了 ... 
最後到 註冊組 ... 領畢業證書 ... 
哈哈哈!就完成了任務了 ... ^________^ 

 ps: 剛剛查了一下, 班上 40 位同學, 我今天畢業, 好像是第五個畢業 ... >///<
 http://dpeecs.nctu.edu.tw/student/student_list.aspx 96 資訊組   (打完收工!)

2009年2月26日 星期四

[EE_CSIE] 成績單

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 今天收到學校寄來的成績單ㄌ ...  
5134 正規語言 3學分 成績 92  
5146 論文研究 2學分 成績90 

呵呵~ 真是太高興啦~~~ 
 回想碩二上學期修 正規語言,確實花了不少時間、精力, 幾乎每天就抱著那本書 ... 
每次上完課,都還不是很懂,大家頭上一堆問號 ... 
K完原文書,再看講義,才漸入佳境 ... 
每兩週還要想辦法 寫作業 交作業,有時候解個一題就花一個下午 ... ㄎㄎㄎ ... 
但是對 演算法(Algorithm) 有興趣的,一定要修這門 ... 
非常有趣 :D 聽說 交大博士班資格考 有考這門科目 ... 
就知道果然是 不簡單 ... 

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目前的戰績是 24 學分,剩 0 學分: 
942 Embedded O.S. Design (嵌入式系統設計) 
951 Operating System (作業系統) 
953 Asynchronous Circuit Design (非同步電路設計) 
961 Computer Architecture (計算機結構) 
962 Advanced Database Management System (高等資料庫管理系統) 
962 Multimedia Information System (多媒體資訊系統) 
963 Computer Operations, Organization and Categorization (計算機運算與組織) 
971 Formal Language (Regular Language) (正規語言) -------------------------------------------------------- 
 就剩下畢業論文ㄌ ... 要加油!


2008年12月13日 星期六

[EE_CSIE] P, NP, coNP, NP-COMPLETE, NP-HARD

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  P, NP, coNP, NP-COMPLETE, NP-HARD   
[ class P ] : 可以用 Polynomial 演算法解決的問題,亦即解決時間為 Polynomial time. 
DEFINITION : The class of languages that are Decidable in Polynomial time on a Deterministic single-tape Turing Machine. 
=> 在 Deterministic 單 tape TM 上, 所有多項式時間內可解的 Decidable 語言所成的集合. 
=> 多項式時間, 亦即 t(n), 也就是 n 的 k 次方   
Example:  
1. PATH(有向圖的路徑問題) ∈ P  
2. RELPRIME(互為質數問題) ∈ P  
3. CFL(Every Context-free language) ∈ P   

[ class NP ] : 可以用 Non-deterministic Polynomial 演算法解決的問題. 
DEFINITION : The class of languages that have Polynomial time Verifiers. THEOREM : A language is in NP iff it is decided by some Non-deterministic Polynomial time Turing Machine.
 => 在 Nondeterministic TM (NTM N) 上, 多項式時間內可解的 Decidable 語言所成的集合. 
=> Nondeterministic 就是 多管齊下 ! 而 Verifying is easy, Determinig is hard.   
Example :  
1. CLIQUE (k-clique : Graph裡有k個nodes, 是彼此相連的) ∈ NP   
亦即 CLIQUE = { G is an undirected graph with k-clique } ∈ NP     
(Proof : The clique is the certificate. )   
V = "On input < , c > :      
1. Test whether c is a set of k nodes in G      
2. Test Whether G contains all edges connecting nodes in c      
3. If both pass, ACCEPT; Otherwise, REJECT."    
(Proof : by NTM. )   
N = "On input , where G is a graph :      
1. Nondeterministically select a subset c of k nodes of G      
2. Test whether G contains all edges connecting nodes in c      
3. If yes, ACCEPT; Otherwise, REJECT."    

2. SUBSET-SUM Problem (子集之和) ∈ NP   
亦即 SUBSET-SUM = { S = {x1, ...,xk} and for some {y1,...,yk} ⊆ {x1,...,xk}, we have ∑ yi = t } ∈ NP   
( 比如說:S = < { 2, 3, 8, 31, 40, 44 }, 45 > 中, 因為 3 + 3 + 8 + 31 = 45 ... 
所以 S 就是 SUBSET-SUM )   
(Proof : The subset is the certificate. )   
V = "On input < , c > :      
1. Test whether c is a collection of numbers that sum to t      
2. Test whether S contains all the numbers in c      
3. If both pass, ACCEPT; Otherwise, REJECT."     
(Proof : by NTM. )   
N = "On input :      
1. Nondeterministically select a subset c of the numbers in S      
2. Test whether c is a collection of numbers that sum to t      
3. If the test pass, ACCEPT; Otherwise, REJECT."   

[ class coNP ] : which contains the languages that are complements of languages in NP. (NP的補數) 

 [ P vs NP ] :   
P = the class of languages for which membership can be DECIDED quickly.  
NP = the class of languages for which membership can be VERIFIED quickly.  
  [ P = NP ? ] 或是 [ P ≠ NP ? ] : This is the greatest unsolved problems in Theoretical Computer Science and Contemporary Mathmatics.   

[ NP-COMPLETE ] : DEFINITION : A language B is NP-complete if it satisfies two conditions :       
1. B is in NP, and       
2. every A in NP is polynomial time reducible to B. (此2.亦即 NP-Hard)   

[ Polynomial time mapping reducible ]
DEFINITION : Language A is Polynomial Time Mapping Reducible to language B, written A ≤p B ,        if a Polynimial time computable function f : ∑* -> ∑* exists, where for every w,        w ∈ A <=> f(w) ∈ B        
The function f is called the Polynomial time reduction of A to B. 
=> This is also called [ Polynomial Time Reducible ] or [ Polynomial Time many-one reducibility ]   

[ NP-Hard ]
Every A in NP is polynomial time reducible to B. 
=> 任何 Language in NP 問題, 都可 Polynomial time reducible to B 
=> 若一 Problem, 是 NP Problem, 又是 NP-Hard Problem, 則就是NP-Complete Problem.  

2008年11月16日 星期日

[EE_CSIE] 正規語言 AUTOMATA DECIDABILITY

. . 今天為了證明 Let T = {(i, j, k) i, j, k ∈ N}. Show that T is countable. 就花了我不少時間 ... XD 最後來是用 3D (Three-dimensional) infinite matrix 乖乖的證完ㄌ ... lol

2008年10月19日 星期日

[EE_CSIE] 碩二上 (已取得21學分,剩3學分)

...  
暑修的成績公布了,得了 95 分 ... 
哇哈哈~ 還蠻開心的 ... 
 一轉眼,碩二上學期也已經過了 1/3 , 
這學期修了最後一門 Formal Language (正規語言), 是研究 Automata 的一門學科 ... 

其中的 δ:Transition function 對研究的"非同步電路設計"應該很有幫助。 

 目前正在搞 : 
Regular Language(RL)、
Finite Automata(FA)、 
NonDeterministic Finite Automaton(NFA)、 
NonRegular Language (Pumping Lemma、
Myhill-Nerode Theorem)、 
Contrxt-Free Grammer(CFG)、
Context-Free Language(CFL)、 
PushDown Automata(PDA)、 
Non-Context-Free Language、 
以及後面ㄉ Church-Turing Thesis (Tuning Machines) ... 
等等 目前的戰績是 21 學分,剩 3 學分: 
942 Embedded O.S. Design (嵌入式系統設計) 
951 Operating System (作業系統) 
953 Asynchronous Circuit Design (非同步電路設計) 
961 Computer Architecture (計算機結構) 
962 Advanced Database Management System (高等資料庫管理系統) 
962 Multimedia Information System (多媒體資訊系統) 
963 Computer Operations, Organization and Categorization (計算機運算與組織) 

希望一切都順順利利 ... : )

2008年7月7日 星期一

[EE_CSIE] 終於要升碩二了,已取18學分,剩6學分

.

時間過的好快,這些年我在人間界的歷練高、低潮起伏,就好像坐雲霄飛車一樣 ~
 
記得數年前,一場魔界、人間界磁場的變化,奪走了我的最愛,
讓我原本順利的生活,從高處直接打入地底深淵,
 
好不容易努力爬出來,恢復了內心的能量,讓我體驗到:
原來"人生過的太爽、太順利,未必是一件好事。"
 
於是乎告訴自己,要潛心修練,我要成為慈悲的王者 ...
 
要歷練,看來當初,選擇交大,是一個明智的抉擇。
 
很多不可思議的人、事、物,都在這幾年內遇上了,
還記得一句名言ㄇ? "學校,是創造奇蹟的地方"
 
在這裡,正常的同學我倒是沒認識幾個,也沒什麼印象,
大概我也是很怪的一個人吧,不! 其實我是很奇怪的一個魔鬼 ... XD
第101個魔鬼都能打敗的魔鬼,
不過班上只有 40 個魔鬼,系上倒是有很多千年前的魔鬼(會當人的那種)
 
well, 看來我最近魔法少年賈修看太多了 ...
結論就是 --- YA! 終於要升碩二了,已取18學分,剩6學分,加油!

 
修課規定
畢業前至少須修滿專業科目24學分,其中包括主修組別之規定專業科目12學分及其他本院之專業科目。
除該專業科目24學分外,另須修習專題研討二學期及論文研究至少三學期。詳細規定請參看修業辦法。
 
今天成績公佈了,資工所,碩一下,終於再取得六學分,
辛苦了半年,終於沒有白費,(好貴的學費也沒有白費) >.<"  
目前的戰績是 18 學分:
942 Embedded O.S. Design (嵌入式系統設計)
951 Operating System (作業系統)
953 Asynchronous Circuit Design (非同步電路設計)
961 Computer Architecture (計算機結構)
962 Advanced Database Management System (高等資料庫管理系統)
962 Multimedia Information System (多媒體資訊系統)
 
ps1 : 準備暑修 Computer Operations, Organization and Categorization
 
ps2 : 槓!以前念大學時要是這麼認真就好了 ... 喵ㄉ勒!

2008年6月14日 星期六

[EE_CSIE] 高等資料庫管理系統 ADBMS ProjectD

.
修 梁婷教授 的課,感覺學到很多,很紮實。

昨天終於 DEMO 完 Advanced Database Management System 的 Project
我將我的 ADBMS Project ,命名為 " ProjectD ",

我是設計一個 HIS(Hospital Information System)裡的 Web-based 掛號系統,
本來想要用比較熟悉的 BEA Weblogic Server 10mp1 + Oracle 11g ,
但是用 Notebook 實在很吃力,光開這兩個,就吃完我ㄉ記憶體ㄌ ...
最終還是跟NB妥協ㄌ,用 Tomcat + MySQL 就好,哇哈哈 ...

首先是 Mini-world 的部分,先從需求開始,步驟如下:
1. Requirement (Motivation),
2. SA, System Analysis (Proposal),
3. SD, System Design (System Architecture, Flowchart),
4. Dev, Develop (Implementation),
5. Debug,
6. QA, (Result analysis)

SA : 寫太多 (略)

在設計 Database Schema 時,
正好 K 完 Relational Algebra 跟 Relational Calculus ...
一堆符號彷彿從四處冒出來 ... σ ... ρ ... θ ... #$%#^$&

然後是 正規化(Normalization)的過程,
雖然教到 1st , 2nd , 3th , Boyce-Codd Normal Form , 4th , 5th (第五正規化),
不過老師還蠻仁慈ㄉ,要求到第三正規化就好 ...

針對 ER-model 或是 EER-model (Extended E-R Model) ,
本來是用 ERwin來design,不過後來玩了一下 MySQL Workbench5 以及 DBdesigner4,
感覺 DBdesigner4在設計小系統還真ㄉ是方便到一個不行,
雖然它還是有一些小bug,在我畫 dependency 時 ...

稍微介紹一下,DBdesigner4:(免費的呦!)
http://www.fabforce.net/dbdesigner4/


以下是我設計的 HIS ER-model 初版:

它可以 Show 出 1:1 , 1:n , n:m 的 relation ,
除了 Entity type、Attribute、Relationship 之外,
也可以設計 Weak Enity type、Partial Key、Indentifying Relationship,
EER-model 的 Specialization、Generalization、UNION,
Primary Key 以及 Constraint 顏色分明,跟 UML 的 OOAD 可以配合,
是不是很棒ㄚ!

在 implement 時,J2EE 的 JAAS?
因為用 Tomcat6,用 FORM based Authentication 省了我很多工,

接下來,本來要用到 EJB 的,不過等我 K 完新的EJB3,可能學期早結束了,哈 ...
所以用 JSP + jstl.jar + standard.jar ,

JSP Standard Tag Library (JSTL)
http://www.apache.org/dist/jakarta/taglibs/standard/

拿這個來 POC (Prove Of Concept) 還真是剛剛好,
因為 它就是 "神!"、它就是 "行!"

開發到這邊,真的是覺得 學海無涯 ㄚ~~~
有時候,商業軟體功能很完備,但是常常大材小用,
其實我們沒有用到那麼多的功能,往往不到 30%,
可是每年買 Licenses 以及 MA 卻花很多 $$$ ...
所以 Open Source,還真的是很棒的Group ...

經過一個月,有空就寫程式,下SQL,Debug ...
後來我幾乎忘了我是修資料庫的課、還是修寫程式的課 ... XD
Well, DEMO 終於結束,
接下來,就是見證奇蹟的時刻 ...
ㄜ,不是啦!是準備期末考的時刻 ...

Heap , Hashing (Extendible Hashing / Leaner Hashing) , B-Trees , B+-Trees ,
Algorithms for Query Processing and Optimization ,
Transation、Schedules , Isolation Level ,
Recoverability , Serializability ,
Multiversion Concurrency Control Techniques ,
Recovery Techniques , Lock manager , Deadlock prevention , Starvation ,
Two-Phase Locking (2PL) , Timestamp Ordering ,
Caching , Checkpoint , System log , Fuzzy Checkpointing ...
Deferred Update , UNDO / REDO Recovery , Shadow paging ,
還蠻多要念的 ... 呵呵

2008年4月23日 星期三

[EE_CSIE] 台積新聞:台積公司推出全新40奈米及65奈米SPICE電路模擬工具認證機制

. 轉載自 http://www.tsmc.com/tsmcdotcom/PRListingNewsAction.do?action=detail&newsid=2641&newsdate=2008/04/22&language=E TSMC Unveils New 40/65-Nanometer SPICE Tool Qualification ProgramIncreases SPICE Modeling Accuracy and Simulation Performance for High Performance Chip Designs 台積公司推出全新40奈米及65奈米SPICE電路模擬工具認證機制 增加高效能晶片設計SPICE電路模擬的精確度及效率 Issued by: TSMC 發佈單位 :台積公司 Issued on: 2008/04/22 發佈日期 : 2008/04/22 Hsinchu, Taiwan, R.O.C. – April 22, 2008 - Taiwan Semiconductor Manufacturing Company, Ltd. (TSE: 2330, NYSE: TSM) today unveiled at its opening 2008 Technology Symposium a comprehensive SPICE Tool Qualification Program that drives its Design Service ecosystem partners to develop SPICE simulators with greater accuracy and higher performance. 台積公司今(22)日於美國矽谷舉行2008年第一場技術研討會,並在會中宣佈一個全備的SPICE電路模擬工具認證機制(SPICE Tool Qualification Program),進一步促進台積公司設計服務生態系統中的合作夥伴開發更高精確度及更高效率的SPICE電路模擬工具。 Targeting TSMC’s 65-, 40-nanometer (nm) and smaller geometry process technologies, the program’s benefits include improved device model accuracy, enhanced simulation efficiency, and compatibility across a wide selection of qualified SPICE simulators. The program also improves simulation accuracy, shortens transistor-level simulation cycle time, increases simulation capacity, and ultimately enables faster time-to-market and first time silicon success. 此一認證機制係針對65奈米、40奈米以及更先進的製程,能夠提昇元件模型精確度、強化模擬效率,並提供眾多通過認證且相容的SPICE電路模擬工具予客戶選擇。此外,此一機制亦能提昇電路模擬的精確度、縮短電晶體功能模擬的時間、增加電路模擬的處理量,因此最終能夠縮短客戶產品上市時程以及能夠促使首次晶片設計就能成功生產。 To address emerging nanometer effects associated with the 40nm technology and beyond, the company is introducing iSDK, interoperable SPICE Design Kit, together with the TSMC’s Model Interface (TMI), a new device modeling innovation and simulation performance improvement. Written in standard C language, iSDK with TMI is a new method for compact SPICE device modeling that is an addition to the traditional, and slower macro modeling approach. TSMC will provide iSDK through a common compiled shared library that will link directly to a vendors’ SPICE simulators. 為因應40奈米以及更先進製程所帶來的挑戰,台積公司推出結合了台積公司元件模型介面(TSMC Model Interface; TMI)的跨平台運作SPICE設計套件(Interoperable SPICE Design Kit; iSDK);TMI是一個創新的元件模型模擬架構,能夠提高模擬的效率。相較於傳統、速度較慢且龐雜的模擬方法,結合了TMI的iSDK,是使用標準C語言編寫參數的全新方法,能使得電路模擬更為簡化。台積公司將與設計自動化工具(EDA)廠商建構資料庫共享平台,透過此一平台,晶片設計人員可以取得台積公司的iSDK,並直接連結到EDA廠商所提供的SPICE模擬工具進行模擬。 Once the SPICE simulator passes SPICE tool qualification TSMC will post a qualification report on TSMC-Online, the company’s customer only portal. Multiple EDA partners are already participating in the program including Agilent Technologies, Berkeley Design Automation, Cadence, Magma, Mentor, Simucad, and Synopsys. EDA廠商的SPICE模擬工具在通過台積公司此一機制認證後,台積公司就會在其客戶專屬的線上客戶服務系統(TSMC Online)公告相關驗證報告。目前已經有包括Agilent Technologies、Berkeley Design Automation、Cadence、Magma、Mentor、Simucad以及Synopsys等多家公司參與此一機制。 “TSMC is the first foundry to deliver on the commitment of providing more design accuracy by proactively working with multiple EDA vendors to create and qualify interoperability between SPICE simulation technologies and the foundry’s most advanced processes technologies,” said S.T. Juang, senior director, Design Infrastructure Marketing at TSMC. 台積公司設計建構行銷處資深處長莊少特表示:「台積公司領先專業積體電路製造服務領域,主動與多家EDA廠商合作,建立了一個整合SPICE模擬技術及最先進製程技術的跨平台運作機制,此一機制已經通過驗證,能夠成功提昇晶片設計的精確度。」 “Going beyond the traditional tool qualification program, TSMC’s Modeling Interface architecture sets a new standard in SPICE modeling accuracy and simulation efficiency. The program provides designers the ability to select qualified SPICE simulators to match their design needs, improve compliance with TSMC processes, and ensure design accuracy for first time silicon success,” he explained. 莊資深處長進一步表示:「不同於傳統的電路模擬工具驗證機制,台積公司創新的元件模型介面架構為SPICE模擬精確度及效率設立了新的標準。透過台積公司的SPICE電路模擬工具認證機制,晶片設計人員可以根據設計需求選擇最適當且經過驗證的電路模擬工具、進一步提高設計與台積公司製程的相容性,並且能夠確保設計的精確度,使得首次晶片設計就能成功生產。」 台積公司今年在美國舉辦的技術研討會分別於美國時間4月22日在加州聖荷西、4月25日在麻塞諸塞州波士頓以及4月28日在德州奧斯汀舉行。此外,今年內台積公司也將陸續在台灣、日本及歐洲等地舉辦技術研討會。欲參加任一技術發研討會者,請至台積公司網站(www.tsmc.com)首頁報名。 About TSMC Active Accuracy Assurance Initiative 關於台積公司AAA-主動精準保證 (Active Accuracy Assurance Initiative; AAA) 機制 The TSMC AAA initiative is a broad-based program that encompasses all components of the design ecosystem. It provides standards of accuracy to all TSMC partners, including EDA tool suppliers, IP providers, library developers, and Design Center Alliance (DCA) partners. TSMC applies the same standards to tools, building blocks, and technologies, including TSMC Reference Flow 8.0, design for manufacturing (DFM) tools, process design kits (PDK), design support and backend services. 台積公司的AAA-主動精準保證機制是一個全面性的計畫,涵蓋所有設計生態環境中的環節,提供精確度標準給所有合作夥伴,包括電子設計自動化工具、矽智財及資料庫以及設計服務聯盟合作夥伴。此外,台積公司也以相同標準應用於自身的工具、矽智財及資料庫及技術,包括設計參考流程8.0版、可製造性設計工具、製程設計套件,以及設計支援及後段服務等。 About TSMC 關於台積公司 TSMC is the world’s largest dedicated semiconductor foundry, providing the industry’s leading process technology and the foundry industry’s largest portfolio of process-proven libraries, IP, design tools and reference flows. The Company’s total managed capacity in 2007 exceeded eight million (8-inch equivalent) wafers, including capacity from two advanced 12-inch Gigafabs, four eight-inch fabs, one six-inch fab, as well as TSMC’s wholly owned subsidiaries, WaferTech and TSMC (Shanghai), and its joint venture fab, SSMC. TSMC is the first foundry to provide 40nm production capabilities. Its corporate headquarters are in Hsinchu, Taiwan. For more information about TSMC please see http://www.tsmc.com . 台積公司是全球最大的專業積體電路製造服務公司,提供業界卓越的製程技術、以及業界最完備並且通過製程驗證的元件資料庫、矽智材、設計工具以及設計參考流程。民國九十六年所管理的總產能超過800萬片約當八吋晶圓,包括來自兩座最先進的十二吋超大型晶圓廠(晶圓十二及十四廠)、四座八吋晶圓廠(晶圓三、五、六及八廠)、一座六吋晶圓廠(晶圓二廠),以及來自轉投資子公司美國WaferTech公司、台積電(上海)有限公司以及新加坡合資SSMC公司充沛的產能支援。台積公司係第一個推出40奈米製程的專業積體電路製造服務公司。進一步資訊請至公司網站http://www.tsmc.com.tw 查詢。

2008年3月12日 星期三

[EE_CSIE] 嗯,最近還蠻充實ㄉ

.
這禮拜的行程還蠻多ㄉ,因為交大資工這學期修了兩門主門,
(很慶幸撐到 研一 下ㄌ... ㄏㄏ)

一門是 傅心家教授 的 [多媒體資訊系統]
-> Multimedia Information System (類神經網路多媒體實驗室)

一門是 梁婷 教授的 [高等資料庫系統]
-> Advanced Database Management System (資訊擷取實驗室)

而這學期還有修 [論文研究] (就是跟教授 meeting, 非同步電路設計)
以及必修的 [專題研討] (就是共六次 禮拜六 的 Seminar 專家來演講)


中華隊賽程


所以
--- 星期一晚上 18:30:奧運棒球 中華-加拿大 ---

星期三晚上 : [論文研究]-非同步電路設計
--- 星期三晚上 18:30:奧運棒球 中華-澳洲 ---

星期四中午:參觀Boca新家 (後來取消ㄌ)
星期四晚上:[多媒體資訊系統]
--- 星期四晚上 18:30:奧運棒球 中華-南非 ---

星期五中午:隔壁部門專案上線,請吃飯 (因為我們是projectㄉ成員 :D )
星期五晚上:[高等資料庫系統]
--- 星期五晚上 18:30:奧運棒球 中華-韓國 ---

星期六早上:[專題研討]- (演講者:交大電機與控制工程系黃聖傑教授)

嗯~還蠻充實ㄉ ... XD

2007年8月4日 星期六

[EE_CSIE] 垂直寫錄H.D.D.

軟體越做越大,下載越來越多,我ㄉNotebook都裝不下ㄌ,
加上用 diggirl幹圖王 塞進來ㄉ檔案,一下暴增幾十GB ...
塞爆ㄌ我ㄉ60G 硬碟 ...Orz
於是上週 8/1(三) 在 Yahoo!奇摩拍賣標ㄌ一台
[ HITACHI 垂直寫錄 2.5" 5400轉/8M IDE 160G H.D.D. ]
放假回到桃園就收到ㄌ,真是超開心... 哈哈哈

所謂ㄉ"垂直寫入 Perpendicular Recording"
就是說傳統ㄉ硬碟不是垂直寫入ㄉ,而是長ㄉ像這樣,
Longitudinal recording aligns the data bits horizontally, parallel to the surface of the disk.



... ... ... more ... ... ...


而新ㄉ技術 In contrast, perpendicular recording aligns bits vertically, perpendicular to the disk.
In this orientation materials and smaller crystalline grains can be used wherein it is harder to reverse the magnetic orientation, resulting in smaller physical bits that are still stable at room temperature.
長的就會像這樣



感覺同樣ㄉ距離,就可以塞更多ㄉ資料,讀寫頭也能以較小ㄉ距離來 Read/Write,酷ㄅ!!!
再看這張圖,比較有 feel ...


經過把玩之後,速度也有比較快,傳統ㄉ大概 Seek Time = 12 ~ 13 ms
而這顆 Seek Time = 11 ms (其實現在新ㄉ硬碟大多是這樣ㄉ速度啦~~~)

不過,比較慘ㄉ是,
因為Ghost 過來ㄉ開機速度還是一樣龜慢 ...
最後我還是重灌ㄌ O.S. ... 喵ㄉ勒 ... >.<"

2007年8月3日 星期五

[EE_CSIE] UNIX系統三架構的世代發展



原文 : http://taiwan.cnet.com/enterprise/technology/0,2000062852,20120001,00.htm

近年來UNIX伺服器用的處理器之發展可說是以3年為一個單位,每3年換替一個世代,在換替成新一世代前, 原有世代的處理器只會進行小幅的設計改版,並在設計改版的同時順便使用新的半導體製程技術來產製,除此之外不會有其他變化,更簡單說:在3年時間內該世代的技術架構不會有大幅變化。

反過來說:3年一次的新世代到臨時,就會帶來許多的新技術架構、新變革趨勢,這些新物都將成為新的衡量指標,衡量該運算系統是否跟上了時代潮流。因此,本文以下將針對碩果僅存的3大UNIX伺服器用處理器(POWER、SPARC、IA-64)為橫軸,以及2000年以來的3個技術世代(2001年、2004年、2007年)為縱軸,進行各項處理器技術的比較分析。

2001年:雙核 Dual Core
2001年IBM發表了POWER4處理器,該處理器的最大技術特點在於「雙核,Dual Core」架構,1個POWER4處理器內具有2個POWER3(POWER4前一世代的處理器)的執行核心,且2個核心都再行強化設計,如此使POWER4處理器的效能更上一層,同時也引發其他晶片業者的仿效。

雖然IBM於2001年就開發出雙核處理器,但業界其他業者一直到2004年才追趕上,2004年HP發表PA-8800的雙核處理器,該處理器是將其前一世代的PA-8700處理器進行雙併而成,同年Sun也發表UltraSPARC IV處理器,也是將2個前一世代處理器(即UltraSPARC III)進行雙併而得。

以上為UNIX伺服器所用的處理器,在此也順帶提x86伺服器用的處理器,無論是AMD的Opteron或Intel的Xeon都是在2005年進入雙核層級。另外,用來接替MIPS、Alpha、PA-RISC的IA-64處理器:Itanium 2則是在2006年才進入雙核。

2004年:雙核雙緒
同樣以IBM為技術指標,2004年IBM發表了POWER5處理器,POWER5是POWER4的強化提升,除了具有原有的雙核架構外,又為每個核心增加了雙緒架構,形成雙核雙緒,因此雙緒也成為UNIX伺服器的新技術要點。

IBM雖然是UNIX運算系統中最早提供雙緒能力的業者,但不表示是全業界第一,Intel在2002年的Xeon處理器中加添了超執行緒(HyperThreading,簡稱:HT)技術,此即屬於雙緒技術,所以x86系統比UNIX系統更早具備雙緒能力。

話雖如此,但回歸到純UNIX系統領域來看,除2004年IBM第一個到位外,一直到2007年才有第二個實現者,即是Sun與Fujitsu合作研發的SPARC64 VI處理器,該處理器不僅是原有SPARC64 V處理器的雙核版,同時也加入雙緒技術,與IBM POWER5同樣為雙核雙緒處理器。

至於Itanium 2,由於在2006年才完成雙核化,因此不易在隔年就實現雙緒設計,所以到目前為止都僅由雙核,而無雙核雙緒。

三大Unix伺服器架構在2004年以前的演進。而2007年則是另一個里程碑。

2007年:破4GHz的運作時脈

... ... ... more ... ... ...

2007年IBM發表POWER6處理器,UNIX運算系統又進入一個新技術世代,雖然POWER6有諸多新的功效特點,但其中最受人矚目的一點是工作時脈,POWER6擁有4.7GHz的時脈,是目前所有處理器之最。

近年來處理器的時脈提升發展遭遇到前所未有的瓶頸,幾乎各業者的處理器都無法突破4GHz,3.8GHz已是極限,形成所謂的時脈壁障,事實上x86處理器之所以轉向多核化發展,很大原因也在於時脈速度無法突破,然又必須持續提升效能,只好轉向多核路線發展。

不過,IBM的POWER6證實處理器可以超越4GHz時脈,目前為止其他業者都難以突破此限,Sun與Fujitsu合作研發的SPARC64 VI也僅有2.4GHz,至於Itanium 2更只有1.6GHz。

其他比較
多核、多緒、超高時脈都是屬於硬體面的技術,且很多程度要倚賴半導體技術才能實現,但其實新世代技術還有許多是屬於功效面的,例如更先進的系統分割技術(Partitioning)、更高超的運算容錯(Fault-Tolerance)技術等,然在此無法一一比較,且有時此類型的技術還要搭配新版作業系統才能發揮(如Solaris 10、AIX 6等),必須與作業系統一起審視、評估才能比較出優劣。

此外,並非所有POWER6的新技術、新功效都具指標意義,例如POWER6具有向量運算能力,然向量運算只在科學、工程運算領域有運用,一般商業運算幾乎不會用上,這就不能列為指標性的新技術。

當然!上述僅以儘可能共通的工藝技術來比較,但並非所有的硬體設計都可以齊頭比較,例如POWER6與Itanium 2都具有L3 Cache(第三階快取記憶體),但SPARC64 VI則沒有,如此就無法比較。即便要比較,有的L3 Cache與處理器一同封裝,有些則設置在系統板上,如此也一樣難以等齊看待。

最後倒是還可以稍比較2點,此2點屬於整機性的表現,即比較「單一系統最高處理器數目」與「系統升級彈性」。在單一系統的處理器數而言POWER6居最劣勢,僅有16顆,此主要是因為採行新連接架構的緣故,但也因為新連接架構使POWER6的伺服器擁有最高的運用彈性,每一部單機都可以運作,而透過機外接線就可以將多機融合成單機。

至於SPARC64 VI與 Itanium 2都可以達64顆,過去SPARC64 V的系統甚至可達128顆,很明顯單機的處理器數目遠勝POWER6,但系統升級彈性上就不如POWER6,SPARC Enterprise M系列的伺服器仍是以「單一機櫃內各模組電路板的替換」來升級,IBM的POWER5/POWER5+系統也是如此,至於Itanium 2的系統也是以整機機櫃為主,不過Itanium 2系統不單是只有HP一家研製,也包括NEC、Fujitsu等,甚至也用於Bull、UNISYS的大型主機內,所以也很難一概而論。

.^.

2007年4月11日 星期三

[EE_CSIE] 東京都日式料理百匯

因為考上交大研究所,今天中午請部門同事吃 「東京都日式料理百匯」竹北店 參考網址 ---> http://www.tokyodu.com.tw/ 感覺還不錯 ~ 結果大家還真的蠻給他捧場的,前前後後來了 20 個人 ... (奇怪,平常做事好像也沒那麼多人,大家平常都躲哪裡? ... ~.~ ) 看大家都吃的好開心的,自己也覺得很高興 ... 吃飽后,閉著眼睛去刷卡,不想去 care 價錢, 突然想到不知道誰說的:"買東西不用看價錢",這不是大家夢寐以求的嗎? 不過,可惜我還沒到這個境界 ... 最近都在講:考上要請客,這樣以後誰還敢考上啊? 就如 Laurence 常說的 ~ 什麼?生日要請客!?,這樣以後誰還敢生日啊!??? 啃,不知道在寫啥ㄌ,大概是感冒越來越嚴重ㄌ,還是去看醫生吧 ...